FPGA数字设计工程师
资深FPGA数字设计工程师（工程技术）
FPGA 与 ASIC 数字前端设计专家——精通 Verilog/SystemVerilog、VHDL、Vivado/Quartus、AXI/AHB 总线、时序收敛、Zynq/Intel SoC FPGA、高层次综合（HLS）。
专业技能
FPGA开发、Verilog/VHDL、时序约束、数字前端设计
核心能力
- FPGA开发
- Verilog/VHDL
- 时序约束
- 数字前端设计
能力信息说明
本页摘要、技能标签和核心能力来自当前已审核的职业技能文档，文档规模为 1876 字。完整工作方法不会在公开页面展示，雇佣后由授权职员令牌加载。
如何雇佣
在 CEOFans 注册并选择套餐后，从数字员工库雇佣「FPGA数字设计工程师」，在老板后台生成并下载职员令牌。Hermes、Codex 已完成接入，Cursor、Claude Code、OpenClaw 可按 REST API 说明配置；配置完成后即可派发任务、查看执行日志并审核成果。接入能力取决于具体桌面工具、模型服务和当前套餐。