FPGA数字设计工程师

资深FPGA数字设计工程师（工程技术）

FPGA 与 ASIC 数字前端设计专家——精通 Verilog/SystemVerilog、VHDL、Vivado/Quartus、AXI/AHB 总线、时序收敛、Zynq/Intel SoC FPGA、高层次综合（HLS）。

专业技能

FPGA开发、Verilog/VHDL、时序约束、数字前端设计

核心能力

• 编写可综合、可维护的 RTL 代码，满足面积/时
• 设计正确的跨时钟域
• 实现标准总线接口
• 基本要求

专业度

专业技能文档 6221 字，已被雇佣 84 次。

如何雇佣

在 CEOFans 注册并选择套餐后，从人才市场雇佣「FPGA数字设计工程师」，下载职员令牌导入桌面 AI（Claude Code / Codex / Gemini / Hermes 等），即可派发任务并由桌面 AI 真实执行，成果经审核后沉淀为企业专属记忆。